リスト2-11 counter6_10.v

001 `timescale 1ns / 1ps
002 ///////////////////////////////////////////////////////////////////////////////
003 // Create Date:    2014,11,23 
004 // Module Name:    counter6_10
005 ///////////////////////////////////////////////////////////////////////////////
006 module counter6_10(
007 	input wire  clk0,
008 	output wire [6:0] led
009 );
010 
011 	assign led[6:4]=count6;
012 	assign led[3:0]=count10;
013 	reg[26:0] c=0;
014 
015 	always @( posedge clk0 )begin
016 		if( c==27'd99999999 )
017 			c <= 0;
018 		else
019 			c <= c + 1'b1;
020 	end 
021 	
022 	reg[3:0] count10=4'b0;
023 	always @( negedge c[26] )begin
024 		if( count10==4'd9 )
025 			count10 <= 1'b0;
026 		else
027 			count10 <= count10 + 1'b1;
028 	end
029 
030 	reg[2:0] count6=3'b0;
031 	always @( negedge count10[3] )begin
032 		if( count6==3'd5 )
033 			count6 <= 1'b0;
034 		else
035 			count6 <= count6 + 1'b1;
036 	end
037 
038 endmodule

リスト2-12 counter6_10.ucf

001 NET "clk0"		LOC = L15;	// CLK
002 
003 NET "led(6)"	LOC = P16;	// LD6
004 NET "led(5)"	LOC = D4;	// LD5
005 NET "led(4)"	LOC = M13;	// LD4
006 
007 NET "led(3)"	LOC = L14;	// LD3
008 NET "led(2)"	LOC = N14;	// LD2
009 NET "led(1)"	LOC = M14;	// LD1
010 NET "led(0)"	LOC = U18;	// LD0

ssatoh@

足立工科大学 工学部 情報通信工学科